10.9 Flip Flop Timing Parameters
1. Tujuan
a. Mengetahui macam macam rangkaian flip flop.
b. Mengetahui macam macam rangkaian timing parameters.
c. Mengaplikasikan rangkaian flip flop timing parameters di proteus.
2. Alat dan Bahan
a. clock
pembuat jam menentukan waktu transisi maksimum (waktu naik dan turun) untuk keluaran menanggapi dengan benar. Jika angka-angka yang ditentukan ini terlampaui, flip-flop mungkin merespons secara tidak menentu atau bahkan mungkin tidak menanggapi sama sekali. Parameter ini khusus keluarga logika dan tidak ditentukan untuk individu perangkat. Waktu transisi maksimum yang diizinkan untuk perangkat TTL jauh lebih kecil daripada untuk CMOS perangkat. Juga, dalam keluarga TTL yang luas, itu bervariasi dari satu subfamili ke subfamili lainnya
b. nand
tabel kebenaran
Perhatikan pada tabel kebenaran untuk gerbang NAND dibuat dengan membalikkan keluaran Gerbang AND. Gerbang NAND biasanya digunakan pada indistri dan digunakan secara luas dalam semua peralatan digital. Yang harus kalian pahami atau ketahui adalah gerbang NAND memilki keluaran RENDAH (logik 0) bila semua masukan TINGGI (logik 1). Kolom keluaran pada baris 4 dalam tabel kebenaran NAND menghasilkan suatu keluaran 0 sedangkan semua baris lain menghasilkan keluaran 1.
c. 74111
IC Monolitik, Yaitu IC yang berdiri sendiri artinya dalam satu IC monolitik ini hanya menjalankan/mengatur satu blok rangkaian saja dan tidak tergabung dengan IC yang lain. Umumnya IC monolitik ini biasanya kebanyakan didapati pada radio dan televise.
3. Dasar Teori
Parameter waktu tertentu akan dicantumkan dalam lembar spesifikasi flip-flop. Beberapa di antaranya parameter, seperti yang akan kita lihat di paragraf berikut, khusus untuk keluarga logika yang flip-flop miliki. Ada beberapa parameter yang memiliki nilai berbeda untuk flip-flop yang dimiliki terhadap keluarga logika luas yang sama. Oleh karena itu, penting untuk mempertimbangkan parameter waktu ini sebelum menggunakan flip-flop tertentu dalam aplikasi tertentu. Beberapa yang penting adalah set-up and hold times, propagation delay, clock pulse HIGH and LOW times, asynchronous input active pulse width, clock transition time and maximum clock frequency
10.9.1 Set-Up and Hold Times
Set-up (pengaturan waktu) adalah periode waktu minimum untuk input sinkron (misalnya, R, S, J, K dan D ) dan input asinkron (misalnya, PRESET dan CLEAR) , harus stabil sebelum transisi jam aktif untuk keluaran flip-flop agar merespons dengan andal pada transisi jam. Biasanya begitu dilambangkan dengan ts (min) dan biasanya ditentukan secara terpisah untuk input sinkron dan asinkron. Sebagai sebuah contoh, jika dalam J-K flip-flop input J dan K masing-masing pergi ke '1' dan '0', dan jika flip-flop dipicu oleh edge negatif, waktu set-up akan seperti yang ditunjukkan pada Gambar (a). Waktu penyiapan dalam kasus 74ALS109A, yang merupakan flip-flop yang dipicu tepi positif J-K ganda milik keluarga logika Schottky TTL daya rendah , adalah 15 ns. Juga, file asynchronous input, seperti PRESET dan CLEAR, jika ada, harus tidak aktif sebelum transisi jam untuk periode waktu minimum tertentu jika output harus merespons sesuai input sinkron. Dalam kasus ini dari 74ALS109A, waktu pengaturan input asynchronous adalah 10 ns. Waktu penyetelan masukan asinkron untuk input PRESET dan CLEAR rendah aktif ditunjukkan pada Gambar (b), dengan asumsi edge-triggered positif flip-flop.
Waktu tunggu tH (menit) adalah periode waktu minimum untuk input sinkron (R, S, J, K, D harus tetap stabil dalam keadaan logika yang diinginkan setelah transisi jam aktif agar flip-flop merespons andal. Hal yang sama digambarkan pada Gambar 10.43 (a) jika status logika yang diinginkan untuk input J dan K adalah '1' dan '0' masing-masing dan flip-flop dipicu oleh sisi negatif. Waktu penahanan untuk flip-flop 74ALS109A ditentukan menjadi nol. Singkatnya, agar flip-flop merespons dengan benar dan andal pada jam aktif transisi, input sinkron harus stabil dalam status logika yang diinginkan dan asinkron masukan harus stabil dalam keadaan tidak aktifnya setidaknya untuk jangka waktu yang sama dengan minimum yang ditentukan waktu penyetelan sebelum transisi jam, dan input sinkron harus stabil untuk jangka waktu tertentu sama dengan setidaknya waktu tunggu minimum yang ditentukan setelah transisi jam.
10.9.2 Propagation Delay
Selalu ada waktu tunda, yang dikenal sebagai penundaan propagasi, dari waktu sinyal instan diterapkan pada waktu keluaran membuat perubahan yang diinginkan. Lembar data flip-flop biasanya menentukan penundaan propagasi baik untuk HIGH-to-LOW (tpHL) dan untuk LOW-to-HIGH (transisi keluaran tpLH).
Penundaan propagasi diukur antara 50% titik pada bentuk gelombang input dan output dan biasanya ditentukan untuk semua jenis masukan termasuk masukan sinkron dan asinkron. Penundaan propagasi untuk transisi output LOW-to-HIGH dan HIGH-to-LOW untuk flip-flop edge-triggered positif adalah ditunjukkan pada Gambar dibawah. Untuk flip-flop 74ALS109A, tpHL dan tpLH untuk input clock ke output masing-masing 18 dan 16 ns. Hal yang sama untuk input ke output asinkron untuk flip-flop ini adalah 15 dan 13 ns masing-masing.
10.9.3 Clock Pulse HIGH and LOW Times
detak jam TINGGI tW (H) dan detak jam waktu RENDAH, tW (L) masing-masing adalah minimum durasi waktu dimana sinyal clock harus tetap TINGGI dan RENDAH. Gagal memenuhi persyaratan ini dapat menyebabkan pemicuan yang tidak dapat diandalkan. Gambar dibawah menggambarkan parameter waktu ini. tW (H) dan tW (L) untuk 74ALS109A masing-masing adalah 4 dan 5,5 ns.
10.9.4 Asynchronous Input Active Pulse Width
Ini adalah durasi waktu minimum di mana masukan asinkron (PRESET atau CLEAR) harus dijaga dalam keadaan aktif, biasanya RENDAH, agar keluaran merespons dengan benar. Ini adalah 4 ns dalam kasus flip-flop 74ALS109A. Gambar dibawaj menunjukkan parameter waktu ini.
10.9.5 Clock Transition Times
pembuat jam menentukan waktu transisi maksimum (waktu naik dan turun) untuk keluaran menanggapi dengan benar. Jika angka-angka yang ditentukan ini terlampaui, flip-flop mungkin merespons secara tidak menentu atau bahkan mungkin tidak menanggapi sama sekali. Parameter ini khusus keluarga logika dan tidak ditentukan untuk individu perangkat. Waktu transisi maksimum yang diizinkan untuk perangkat TTL jauh lebih kecil daripada untuk CMOS perangkat. Juga, dalam keluarga TTL yang luas, itu bervariasi dari satu subfamili ke subfamili lainnya
10.9.6 Maximum Clock Frequency
Ini adalah frekuensi tertinggi yang dapat diterapkan ke input jam. Jika angka ini terlampaui, di sana tidak ada jaminan bahwa perangkat akan bekerja dengan andal dan benar. Angka ini mungkin sedikit berbeda dari perangkat ke perangkat dengan nomor jenis yang sama. Pabrikan biasanya menentukan nilai aman. Jika nilai yang ditentukan ini tidak terlampaui, pabrikan menjamin bahwa perangkat akan memicu dengan andal. untuk 74ALS109A adalah 34 MHz .
4. Percobaan
a. Prosedur Percobaan
a. Membuka Aplikasi Proteus.
b. Persiapkan Komponen komponen yang dibutuhkan untuk rangkaian mateti subbab 10.9
c. Setelah itu, rangkailah komponen tadi sesuai dengan rangkaian yang ada di buku.
d. Ubahlah spesifikasi komponen sesuai kebutuhan.
e. Apabila telah selesai maka rangkaian tadi dapat dijalankan..
b. Rangkaian Simulasi dan Prinsip Kerja
c. Video
5. Example
1.Apa itu proparation delay ?
jawab:
Selalu ada waktu tunda, yang dikenal sebagai penundaan propagasi, dari waktu sinyal instan diterapkan pada waktu keluaran membuat perubahan yang diinginkan. Lembar data flip-flop biasanya menentukan penundaan propagasi baik untuk HIGH-to-LOW (tpHL) dan untuk LOW-to-HIGH (transisi keluaran tpLH).
2. Gambar dibawah ini merupakan gambar serta jelaskan?
Jawab:
detak jam TINGGI tW (H) dan detak jam waktu RENDAH, tW (L) masing-masing adalah minimum durasi waktu dimana sinyal clock harus tetap TINGGI dan RENDAH. Gagal memenuhi persyaratan ini dapat menyebabkan pemicuan yang tidak dapat diandalkan. Gambar dibawah menggambarkan parameter waktu ini. tW (H) dan tW (L) untuk 74ALS109A masing-masing adalah 4 dan 5,5 ns.
6. Problem
1.Jelaskan cara flip flop dapat merspon dengan benar serta aktif pada jam transisi?
Jawab:
input sinkron harus stabil dalam status logika yang diinginkan dan asinkron masukan harus stabil dalam keadaan tidak aktifnya setidaknya untuk jangka waktu yang sama dengan minimum yang ditentukan waktu penyetelan sebelum transisi jam, dan input sinkron harus stabil untuk jangka waktu tertentu sama dengan setidaknya waktu tunggu minimum yang ditentukan setelah transisi jam.
2. Berapa nilai frekuensi maksimum input jam serta jelaskan?
Jawab:
Bernilai 34 MHz dikarenakan Ini adalah frekuensi tertinggi yang dapat diterapkan ke input jam. Jika angka ini terlampaui, di sana tidak ada jaminan bahwa perangkat akan bekerja dengan andal dan benar. Angka ini mungkin sedikit berbeda dari perangkat ke perangkat dengan nomor jenis yang sama. Pabrikan biasanya menentukan nilai aman. Jika nilai yang ditentukan ini tidak terlampaui, pabrikan menjamin bahwa perangkat akan memicu dengan andal. untuk 74ALS109A adalah 34 MHz .
7. Multiple Choice
1. Berapakah nilai tW (H) dan tW (L) untuk 74ALS109A pada parameter waktu ?
a. 3 dan 6 ns
b. 4 dan 6,5 ns
c. 2 dan 5,5 ns
d. 4 dan 5,5 ns
2. Maximum Clock Frequency adalah
a. frekuensi tertinggi yang dapat diterapkan ke output jam
b. frekuensi terendah yang dapat diterapkan ke input jam
c. frekuensi tertinggi yang dapat diterapkan ke input jam
3. Set-Up (Pengaturan Waktu) adalah
a. periode waktu minimum untuk input sinkron (misalnya, R, S, J, K dan D dan input asinkron (misalnya, PRESET dan CLEAR)
b. periode waktu maksimum untuk input sinkron (misalnya, R, S, J, K dan D dan input asinkron (misalnya, PRESET dan CLEAR)
c. frekuensi minimum untuk input sinkron (misalnya, R, S, J, K dan D dan input asinkron (misalnya, PRESET dan CLEAR)
8. Link Download
1. materi klik di sini
2. html klik di sini
3. rangkaian proteus
4. video
5. datasheet
a. 74111 klik di sini
b. nand klik di sini
Tidak ada komentar:
Posting Komentar